Student_Guide
  • Introduction
  • Lab_1
    • 1.1.实验目的
    • 1.2.实验设备
    • 1.3.实验原理
      • 1.3.1.ALU实验
      • 1.3.2.存储器实验
        • 1.3.2.1.存储器阵列
        • 1.3.2.2.存储器端口
      • 1.3.3.Verilog组合逻辑实现方式
    • 1.4.实验内容
      • 1.4.1.ALU实验
      • 1.4.2.存储器实验
    • 附录A.MINISYS开发板基本信息
    • 附录B.MINISYS引脚说明
    • 附录C.七段数码管的使用
    • 附录D.(无)符号扩展
    • 附录E.Block Memory Generator设置
  • Lab_2
    • 2.1.实验目的
    • 2.2.实验设备
    • 2.3.实验原理
    • 2.4.实验内容
    • 2.5.实验步骤
    • 附录A
  • Lab_3
  • Lab_4
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  1. Lab_1
  2. 1.3.实验原理
  3. 1.3.2.存储器实验

1.3.2.2.存储器端口

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所有存储器都有一个或者多个端口。每一个端口提供对一个存储器的读/写访问。前面的例子均为单端口存储器，多端口存储器可以同时访问多个地址。上图是一个3端口存储器，其中两个读端口，一个写端口。端口1从从地址A1读出数据放到数据输出RD1，端口2同理。如果写使能WE3有效时，那么在时钟的上升沿，端口3将来自WD3的数据写入到地址A3中。

本次实验使用Vivado的_Block Memory Generator _IP 模拟数据在存储器中的存取过程。验证实验使用单端口ROM。初始化ROM存储器中的内容，通过开关选择相应的地址，将对应的存储器中内容读出来，并通过七段数码管显示。实验的原理如下图所示：